时序仿真说白了就是要加时序约束文件，对时钟，对输入，输出管脚进行约束，具体可以看看quartus教程，不难的，希望能帮到你~
后仿真是时序的，但是比起前仿真，要考虑电路里面门的延迟问题
编写自己的仿真脚本，用第三方仿真软件modelsim进行仿真就可以了
具体操作过程可以在modelsim的教程中学习一下
要把测试程序写在源程序中吧,我在CADENCE中使用verilog时就是这样的,不知道是软件问题还是语言问题,因为有的软件不用的. 在MaxplusII中输入信号可以手动设置的,测试程序不可以的话手动好了.
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