如果大家各自模块调试都没问题的话，那就把所有模块生成块，然后直接连线就行了
复制工程下的VHDL等文件到大工程下，然后在大工程里添加进来。
将所有.vhd或.v文件合成一个顶层top.v，然后对top进行编译即可。
