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怎样把VHDL各模块程序合成顶层程序
怎样把VHDL各模块程序合成顶层程序
2025年03月01日 14:26
有1个网友回答
网友（1）：
最简单的是把哥哥模块生成bdf文件，在顶层block原理图设计中直接添加，连接加端口就可以，还有一种是在顶层hdl文件中例化各个模块 格式：module名 例化名（端口名1（端口信号1），……）；
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