一样的调用,我们大学学的都是VHDLtas moduel_name( .reset(), .clk(), .data(), .flag(), .up());注晌棚意前面的“点”,和后面的“宴运则逗号”基本主流的软悄饥件都会编译通过
和调用VERILOG模块是一样的 主流的编译器是支持这种方法的