Verilog模块中参数型变量可以再整个程序中使用吗?

2024年12月01日 10:48
有2个网友回答
网友(1):

可以参考opencores的代码,参数有办法在整个工程内传递。 比如在每个module前调用 参数文件 `include define.v , 或者使用define 进行传递, 再或者defparam 。方法有很多。

网友(2):

不行。
只是有可配不可配的区别。
parameter外部可配。
localparam外部不可配