把这些VHDL代码转换成verilog HDL代码（不用推荐转换工具，希望能人工转换）

always @(posedge clk )
begin
z <={C_KEYBOARD, C} ;
end

always @(posedge clk)
case (z)
4'b11101: N <= 4'b0000 ; //0
4'b00011: N <= 4'b0001 ; //1
4'b00101: N <= 4'b0010 ; //2
4'b00110: N <= 4'b0011 ; //3
4'b01011: N <= 4'b0100 ; //4
4'b01101: N <= 4'b0101 ; //5
4'b01110: N <= 4'b0110 ; //6
4'b10011: N <= 4'b0111 ; //7
4'b10101: N <= 4'b1000 ; //8
4'b10110: N <= 4'b1001 ; //9
default : N <= 4'b1111 ;
endcase