module test(ia,ib,ic,oa,ob,oc);
input wire ia,ib,ic;
output reg oa,ob,oc;
always @(ia or ib or ic)
begin
if (ia==1 && ib==0 && ic==0) begin oa=1;ob=0;oc=0;end
else if (ia==0 && ib==1 && ic==0) begin oa=0;ob=1;oc=0;end
else if (ia==0 && ib==0 && ic==1) begin oa=0;ob=0;oc=1;end
end
endmodule
内容全部来源于网络收集，如有侵权，请联系网站删除：QQ：24596024