reg [7:0] ex <= [30:23] x; reg [7:0] ey <= [30:23] y;没有这种写法。要遵守硬件的coding style，不能像写C语言一样打懒算盘。
我也遇到了一样的问题，修改成为verilog文件后编译通过了
文件名与模块名是否一致呢？或者换个名字看看
initial 是仿真语句，一般在激励块中，而激励块没有参数
