verilog 倍频程序

2025年03月01日 17:54

有3个网友回答

网友（1）：

一般的FPGA里面有多个PLL, DLL模块, 用于产生高质量时钟信号,供特定单元使用.
基本的备频原理是由模拟电路提取低频的高次谐波, 再整形输出. 高次谐波衰减厉害,备频效率都不高.1Hz到4kHz是不可能一次完成的. 建议买个24MHz晶振挂在适当的时钟脚, 然后利用PLL分频.

网友（2）：

谁要能用Verilog编出可以倍频的程序。就是神仙了！

网友（3）：

利用延时单元呗