Verilog中给某一个位宽大于1的变量赋值,在时序仿真波形中变量的变化是一位一位变化,这样对吗

2024年12月05日 00:18
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网友(1):

仿真波形是没有问题的,你既然做了时序仿真就应该知道和rtl的区别吧?rtl是不考虑延迟的,延迟来自很多种,最直观的一种就是走完一段距离总是会需要一些时间的,虽然你同时对3条线赋值或驱动,但这三条线的长短不同,导致时延不一致。当然,有时延是正常的,但是如果时延超过了一定的范围那就会出问题,这就是静态时序分析里的建立保持时间。