不是moudle，
应该是module
提示第一行出错
verilog的基本写法：
module
。。。。。。
endmodule
# ** Error: F:/altera/90/quartus/simulation/modelsim/fulladd4.vht(1): near "moudle": syntax error
这个程序 第一行，靠近moudle 有格式问题
另外，fulladd4.vht ？？ 这个应该是.VHD文件吧
估计这个人问了问题之后就再也没关注过这个问题了，都一年多了还没给满意答案，人家都认真替你解答了
内容全部来源于网络收集，如有侵权，请联系网站删除：QQ：24596024