在verilog中如何判断变量的值是否改变？

2024年11月19日 22:30

有3个网友回答

网友（1）：

x
if(x==x1)
begin
...
end
x1<=x;
这个简单把上一次进程中的变量X保存下来X1，第二次运行时判断是否与上一次的X1相等，即可判断变量X的值是否改变。判断后在把这一次的值保存到X1，供下一次判断是否数值改变

网友（2）：

比如变量是a
可以用always@(a)为条件激励

网友（3）：

nterger一个变量a，当符合条件时（假设为b>1时）将你要输出的变量（假设为c）置一，然后将a设为正好可以延迟十秒的数值，比如如果始终频率是100hz的话那就是a=1000。类似于这样编程：
if(b>1)
begin
c=1;
a=1000;
end
else
begin
end
if(a!=0)
begin
a=a-1;
end
else
begin
c=0;
end