FPGA的强大之处就是你可以把你的顶层模块中的信号任意指定于几乎是任意的管脚。当然时钟信号最好还是从专用的时钟管脚输入以保证最小的时延，也就是你所说的CLK0-CLK7。你的晶振接入任意一个时钟信输入口都可以，只要你在pin planner中把你在程序中的变量分配给对应的时钟管脚即可。
看你的配置，在程序设计的过程中，有引脚分配的步骤，你外部有几个晶振时钟呢，如果一个的话，查找电路图，找到外部晶振信号接入FPGA芯片的引脚。假如FPGA的23引脚是时钟接入的，那么你在引脚配置的时候，只需要将23引脚分配给程序中的时钟即可，这样外部时钟就可以控制了。
FPGA不像单片机，可以有多个时钟。
比如 编程中
always@(posedge clk1)
...
always@(posedge ck2)
...
等等，实现不同部分不同频率处理。所以他没有所谓的默认时钟，每一个模块 每一个同步处理代码都是需要你自己制定用哪个时钟的。
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