好吧问答库 > verilog⼀VHDL 状态机到底可否只写在一个process当中

verilog⼀VHDL 状态机到底可否只写在一个process当中

2024年11月29日 20:50

有1个网友回答

网友（1）：

没有规定描述状态机一定要写成两个进程，完全可以在一个进程中实现状态机。只不过从教学的方便出发，将状态机中的时序逻辑和组合逻辑分开分析，概念上比较明确，容易学懂而已。因此出现教材上总是将时序逻辑描述放在一个进程，组合逻辑描述放到另一个进程中的现象。因为进程之间是并行的，所以在一个进程中既描述时序逻辑也描述组合逻辑是没有问题的，当然也可以一个进程描述时序逻辑、另一个进程描述组合逻辑，其效果是一样的。编译器不会把一个进程再分成多个进程，反而是无论几个进程，综合器都会将其综合成并行的电路模块，进程反而被综合器综合掉了（因为进程是行为描述，而综合器在综合时会将行为描述转换成RTL描述和结构描述）。