首页
好吧问答库
>
检测两个信号的上升沿控制同一信号的输出，用verilog编程，刚学verilog hdl，跪求代码，求各位大神帮忙！
检测两个信号的上升沿控制同一信号的输出，用verilog编程，刚学verilog hdl，跪求代码，求各位大神帮忙！
2025年03月12日 15:01
有1个网友回答
网友（1）：
代码估计是没有人给你的。我可以给你个思路 FPGA控制AD采样就会得到电压值。好好看看时序图，没有什么难的。刚开始学都是这样的看看芯片工作时序然后试着去写写，祝你好运。
相关问答
最新问答
为什么现在各大互联网厂商都在做智能路由器智能路由器
保险公司的理赔流程是怎样样的
未转正离职不批超过三天旷工可以吗
我的一个移动硬盘为什么在微软官网下载完win10镜像后容量变成35G了？
北京异地办理护照需要社保证明么
开机显示未授权（此Lockscreen未授权，不能使用）
想生二胎，要如何做大宝的思想工作呢？
华为nova3e插耳机的时候语音助手总出来？
为什么华为的手机在京东的好评率基本都是98
桥门式起重机证在那里办
