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verilog modelsim仿真 clk为什么一直为高阻？
verilog modelsim仿真 clk为什么一直为高阻？
2024年11月30日 18:30
有1个网友回答
网友（1）：
仿真IP核必须将对应的库添加，最好要找到.v文件放在你的源文件的文件夹中一起做仿真。祝你好运
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